智东西（公众号：zhidxcom）
编 | 韦世玮

导语：面对逐渐以存储芯片为主导的半导体市场，英特尔将继续在芯片封装工艺上持续发力。

智东西7月22日消息，据Forbes报道，半导体存储行业专家Ed Doller表示，目前市场上的大多数晶体管都被应用于生产存储芯片中，特别是DRAM（Dynamic Random Access Memory，动态随机存取存储器）和NAND闪存（NAND flash memory）。

Ed Doller还表示，从2005年到2015年，用于生产NAND闪存的晶体管比例从34%增长到近80%。同时，随着传统半导体规模的放缓，芯片之间的封装和通信技术在满足大数据、物联网和人工智能市场的需求方面变得越来越重要，而这些市场也将在2020年爆发。

与此同时，在今年举办的SEMICON West大会上，英特尔又为大家带来了最新的封装技术：结合EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互联桥接）与Foveros（一种3D芯片堆叠版本）封装技术的Co-EMIB、全向互连（Omni-Directional Interconnect，简称ODI）、MDIO（Multi-Die IO，多裸片输入输出）。

一、5大异构封装技术特点

英特尔的主要目标利用先进的技术将芯片和小芯片封装在一起，以达到单晶片系统级芯片的性能。这类封装技术的重点包括以下几点：

1、尺寸薄且小的客户端产品封装，如智能手机和可穿戴设备；
2、强大且灵活的芯片架构；
3、即使使用高速信号也能控制热量产生；
4、芯片互连的密度和间距缩放；
5、采用多个来源的异构设备进行设计。

异构封装能让电子元件占电路板的面积更小，并提高了能源效率和性能。而下图一张来自英特尔的演示文稿，则展示了从传统PCB集成到异构封装（包括DRAM和NAND）的转变。

二、Co-EMIB：高带宽，低功率

简单来说，Co-EMIB是EMIB和Foveros的综合体，该技术可以将多个3D Foveros芯片拼接在一起，以制造更大的芯片系统。同时，Co-EMIB封装技术还能够提供堪比单片的性能和互连能力。

一方面，带宽密度指的是线路数据速率乘以线路密度（IO/mm的数量）的乘积，以GBps/mm表示。下图展示了几种类型设备的带宽密度，尤其是存储设备。可以看出，EMIB封装技术可以将IO密度提高到256-1024IO/mm/层。

另一方面，英特尔主要通过Foveros芯片堆叠等方式集成存储器和处理器，以高带宽、低功率密集的并行互连链路（如High Bandwidth Memory，简称HBM）推动高密度芯片之间的互连需求。

如下图所示，与串行互连的DDR（Double Data Rate，双倍速内存）接口相比，并行互连HBM具有更低的延迟和更低的功耗。这种高密度并行互连技术需要考虑的因素主要为导线的密度、线宽、间距和链路长度，以及导线之间电介质的性质。

三、ODI：高效的物理互联技术

ODI封装技术主要分为两种，一种是单芯片互连，另一种是多芯片互连。直观地说，就是该技术既可以让芯片实现水平互联，又可以垂直互联。

同时，它进行埋线和布置连接的针脚密度，比传统的硅通孔技术（Through Silicon Via，TSV）更大，能进一步降低芯片的电阻和延迟，拥有比TSV更高的互联带宽。

ODI在基础裸晶中需要的通孔通道数量也比传统的TSV少得多，可以最大限度地减小裸晶面积，容纳更多的晶体管，进一步提高性能。

四、MDIO：更小连接面积，更高带宽

MDIO技术是高级互连总线（Advanced Interface Bus，AIB）技术的升级版，它为EMIB封装技术提供了标准化的SiP PHY级接口，能够实现小芯片间的通信。

它还能够在比AIB封装技术更小的接口连接面积内，实现更高的数据带宽，即便使用ODI封装技术中更细的针脚，也能满足芯片与芯片之间的带宽需求。

此外，MDIO的针脚带宽从2Gbps提升到了5.4Gbps，I/O电压摆幅也从0.9V下降至0.5V，进一步提高了能效。

英特尔还总结了一些关键的多芯片互连技术，以使设备的性能尽可能接近单片设备。

结语：为更复杂的封装需求提供解决方案

随着用于存储芯片的晶体管比例日益增长，以及半导体工艺技术的日渐复杂，以往传统的单片芯片封装技术已经不能满足市场需求，特别是在芯片性能、成本和功率等方面的要求也越来越高。

在这一趋势下，如何提高芯片封装技术以适应半导体市场发展的需求就显得尤为迫切。而英特尔不断研发更新并推出的这些封装技术，将在一定程度上为这些问题提供了更好的解决方案。

文章来源：Forbes