芯东西（公众号：aichip001）
作者 |  ZeR0
编辑 |  漠影

芯东西7月3日报道，近日，AMD宣布推出第二代AMD Versal Premium MoP（ Memory on Package，封装上内存）自适应片上系统（SoC）。该器件预计将于2026年底开始提供样片，2027年下半年开始量产出货。

随着物理AI、网络等工作负载要在日益严格的空间与功耗预算下处理更多数据，MoP恰能满足这些测试与测量、专业视频编辑等迫切需要它的设计场景。

MoP架构将最高32GB LPDDR5X集成到单个封装中，可在最多减少60%板级面积的同时，实现至高288GB/s的带宽，使工程师无需面临板级内存设计带来的风险与耗时，即可构建高带宽系统，有助于加速产品上市，省去数月的开发工作。

当今的解决方案必须在占用更少空间的同时扩展内存。AMDg此前的FPGA和自适应SoC主要采用HBM，但如今HBM无法支持10至15年的生命周期，也无法在0℃以下获得认证。

而LPDDR5X有超过15年的生命周期支持。因此第二代AMD Versal Premium MoP器件有助于使产品供应不再受HBM较短的、以数据中心为驱动的更新周期影响。

如上图所示，左边是Versal HBM，采用SSIT或晶圆基板芯片的连接方式，也就是FPGA的硅片和HBM中间用中介层来连接；右边的第二代Versal Premium MoP没有使用中介层，而是用内生的基板直接把单个FPGA的硅片和兼容JEDCE LPDDR5X进行连接，这种方法有制造更简单、更加可扩展等优势，还有供应链的优势。

占用面积更小使得以往在采用外部内存时难以实现或不具可行性的系统形态成为可能，例如企业和数据中心标准外形规格（EDSFF）等，同时也帮助设计人员满足电信等领域的需求，而这些需求往往是离散内存方案无法满足的。

第二代Versal Premium MoP器件包含经过预验证的封装内LPDDR5X接口，无需在电路板上进行高速内存布线，从而减少了板级仿真与验证工作，同时有助于缩短开发周期、降低设计风险，并最大限度减少成本高昂的反复流片。

该器件在硬IP中集成了64Gb/s的CXL 3.1和PCIe 6.0，与AMD EPYC处理器搭配使用时，可实现高速数据传输，从而加速数据密集型应用。

其通过支持最高9600Mb/s的LPDDR5X以及连接CXL内存池化与扩展模块，帮助系统架构师更灵活地扩展内存资源。

第二代Versal Premium MoP自适应SoC专为严苛的物理与企业级AI环境而设计，支持-40°C至110°C的工业级工作条件，非常适合始终在线、必须兼顾性能和可靠性的关键任务系统。

PCIe完整性和数据加密（IDE）作为PCIe 6.0引入的一项特性，通过在链路层对传输中的数据进行保护，帮助抵御物理攻击。

集成控制器中的DDR内存加密功能，无需占用可编程逻辑资源即可帮助保护静态数据。

硬化400G高速加密引擎支持高带宽安全处理，能在不牺牲吞吐量的前提下增强安全性。

第二代AMD Versal Premium系列新产品包括VSVA 3224封装最大化RDIMM连接能力，能支持4x RDIMM连接，每款器件均新增第3个PCIe控制器，可以对CPM6中的两个PCIe 6.0 ×8控制器形成补充，而且能提供与其他Versal器件的IP延续性，帮助开发者更好地实现设计迁移。第二代Versal Premium器件现已出货，最高密度的2VP3602器件正在送样。

AMD展示了高端内存选项产品阵容，包括搭载DDR5的第二代Versal Premium、搭载LPDDR5X的第二代Versal Premium，以及第二代AMD Versal Premium MoP。

更智能的应用需要更多的内存，推动芯片架构设计持续优化创新。第二代AMD Versal Premium MoP能够提供高性能的解决方案，能在更小的空间内实现更高的内存带宽，并确保经久耐用。

AMD自适应和嵌入式计算事业部产品管理和营销负责人 Sumit Shah谈道：“多年来，系统架构师必须在所需的内存带宽与其项目实际能够承受的空间、功耗和生命周期之间做出取舍。MoP消除了上述权衡。客户可以围绕其目标系统进行设计，而不再受限于内存约束，从而更快将其推向市场。”